我們說做就是把設計好的原理圖變成一塊實實在在的PCB電路板，請別小看這一過程，有很多原理上行得通的東西在工程中卻難以實現，或是別人能實現的東西另一些人卻實現不了，因此說做好一塊板不難，但要做一塊好PCB線路板卻不是一件容易的事情。

微電子領域的兩大難點在于高頻信號和微弱信號的處理，在這方面PCB制作水平就顯得尤其重要，同樣的原理設計，同樣的元器件，不同的人制作出來的PCB線路板就具有不同的結果，那么如何才能做出一塊好的PCB線路板板呢？根據我們以往的經驗，想就以下幾方面談談自己的看法：

一、要明確設計目標

接受到一個設計任務,首先要明確其設計目標，是普通的PCB線路板、高頻PCB板、小信號處理PCB板還是既有高頻率又有小信號處理的PCB板，如果是普通的PCB線路板,只要做到布局布線合理整齊，機械尺寸準確無誤即可，如有中負載線和長線，就要采用一定的手段進行處理，減輕負載，長線要加強驅動,重點是防止長線反射。

當板上有超過40MHz的信號線時，就要對這些信號線進行特殊的考慮，比如線間串擾等問題。如果頻率更高一些，對布線的長度就有更嚴格的限制，根據分布參數的網絡理論，高速與其連線間的相互作用是決定性因素，在系統設計時不能忽略。隨著門傳輸速度的提高，在信號線上的反對將會相應增加，相鄰信號線間的串擾將成正比地增加，通常高速電路的功耗和熱耗散也都很大，在做高速PCB時應引起足夠的重視。

當板上有毫伏級甚至微伏級的微弱信號時，對這些信號線就需要特別的關照，小信號由于太微弱，非常容易受到其它強信號的干擾，屏蔽措施常常是必要的，否則將大大降低信噪比。以致于有用信號被噪聲淹沒，不能有效地提取出來。

對板子的調測也要在設計階段加以考慮，測試點的物理位置，測試點的隔離等因素不可忽略，因為有些小信號和高頻信號是不能直接把探頭加上去進行的。

此外還要考慮其他一些相關因素，如板子層數，采用元器件的封裝外形，板子的機械強度等。在做PCB板子前，要做出對該設計的設計目標心中有數。

二、了解所用元器件的功能對布局布線的要求

我們知道，有些特殊元器件在布局布線時有特殊的要求，比如LO和APH所用的模擬信號，模擬信號放大器對電源要求要平穩、紋波小。模擬小信號部分要盡量遠離功率器件。在OTI板上，小信號放大部分還專門加有屏蔽罩，把雜散的電磁干擾給屏蔽掉。NTOI板上用的GLINK芯片采用的是ECL工藝，功耗大發熱厲害，對散熱問題必須在布局時就必須進行特殊考慮，若采用自然散熱，就要把GLINK芯片放在空氣流通比較順暢的地方，而且散出來的熱量還不能對其它芯片構成大的影響。如果板子上裝有喇叭或其他大功率的器件，有可能對電源造成嚴重的污染這一點也應引起足夠的重視.

三、元器件布局的考慮

元器件的布局首先要考慮的一個因素就是電性能，把連線關系密切的元器件盡量放在一起，尤其對一些高速線，布局時就要使它盡可能地短，功率信號和小信號器件要分開。在滿足電路性能的前提下，還要考慮元器件擺放整齊、美觀，便于測試，板子的機械尺寸，插座的位置等也需認真考慮。

高速系統中的接地和互連線上的傳輸延遲時間也是在系統設計時首先要考慮的因素。信號線上的傳輸時間對總的系統速度影響很大，特別是對高速的ECL電路，雖然塊本身速度很高，但由于在底板上用普通的互連線（每30cm線長約有2ns的延遲量）帶來延遲時間的增加，可使系統速度大為降低象移位，同步計數器這種同步工作部件最好放在同一塊插件板上，因為到不同插件板上的信號的傳輸延遲時間不相等，可能使移位寄存器產主錯誤，若不能放在一塊板上，則在同步是關鍵的地方，從公共時鐘源連到各插件板的時鐘線的長度必須相等。

四、對布線的考慮

隨著OTNI和星形網的設計完成，以后會有更多的100MHz以上的具有高速信號線的板子需要設計，這里將介紹高速線的一些基本概念。

傳輸線

印制電路板上的任何一條“長”的信號通路都可以視為一種傳輸線。如果該線的傳輸延遲時間比信號上升時間短得多，那么信號上升期間所產主的反射都將被淹沒。不再呈現過沖、反沖和振鈴，對現時大多數的MOS電路來說，由于上升時間對線傳輸延遲時間之比大得多，所以走線可長以米計而無信號失真。而對于速度較快的邏輯電路，特別是超高速ECL。

集成電路來說，由于邊沿速度的增快，若無其它措施，走線的長度必須大大縮短，以保持信號的完整性。

有兩種方法能使高速電路在相對長的線上工作而無嚴重的波形失真，TTL對快速下降邊沿采用肖特基箝位方法，使過沖量被箝制在比地電位低一個二極管壓降的電平上，這就減少了后面的反沖幅度，較慢的上升邊緣允許有過沖，但它被在電平“H”狀態下電路的相對高的輸出阻抗（50～80Ω）所衰減。此外，由于電平“H”狀態的抗擾度較大，使反沖問題并不十分突出，對HCT系列的器件，若采用肖特基二極管箝位和串聯端接方法相結合，其改善的效果將會更加明顯。

當沿信號線有扇出時，在較高的位速率和較快的邊沿速率下，上述介紹的TTL整形方法顯得有些不足。因為線中存在著反射波，它們在高位速率下將趨于合成，從而引起信號嚴重失真和抗干擾能力降低。因此，為了解決反射問題，在ECL系統中通常使用另外一種方法：線阻抗匹配法。用這種方法能使反射受到控制，信號的完整性得到保證。

嚴格他說，對于有較慢邊沿速度的常規TTL和CMOS器件來說，傳輸線并不是十分需要的.對有較快邊沿速度的高速ECL器件，傳輸線也不總是需要的。但是當使用傳輸線時，它們具有能預測連線時延和通過阻抗匹配來控制反射和振蕩的優點。

1．決定是否采用傳輸線的基本因素：

（1）系統信號的沿速率， （2）連線距離 （3）容性負載(扇出的多少)， （4）電阻性負載（線的端接方式）； （5）允許的反沖和過沖百分比（交流抗擾度的降低程度）。

2．傳輸線的幾種類型

（1）同軸和雙絞線：它們經常用在系統與系統之間的連接。同軸電纜的特性阻抗通常有50Ω和75Ω，雙絞線通常為110Ω。

（2）印制線路板上的微帶線：微帶線是一根帶狀導(信號線)．與地平面之間用一種電介質隔離開。如果線的厚度、寬度以及與地平面之間的距離是可控制的，則它的特性阻抗也是可以控制的。微帶線的特性阻抗Z0為：

（3）印制線路板中的帶狀線：帶狀線是一條置于兩層導電平面之間的電介質中間的銅帶線。如果線的厚度和寬度、介質的介電常數以及兩層導電平面間的距離是可控的，那么線的特性阻抗也是可控的，帶狀線的特性阻抗為：

3．端接傳輸線

在一條線的接收端用一個與線特性阻抗相等的電阻端接，則稱該傳輸線為并聯端接線。它主要是為了獲得最好的電性能，包括驅動分布負載而采用的。

有時為了節省電源消耗，對端接的電阻上再串接一個104形成交流端接電路，它能有效地降低直流損耗。

在驅動器和傳輸線之間串接一個電阻，而線的終端不再接端接電阻，這種端接方法稱之為串聯端接。較長線上的過沖和振鈴可用串聯阻尼或串聯端接技術來控制.串聯阻尼是利用一個與驅動門輸出端串聯的小電阻（一般為10～75Ω）來實現的.這種阻尼方法適合與特性阻抗來受控制的線相聯用(如底板布線，無地平面的電路板和大多數繞接線等。

串聯端接時串聯電阻的值與電路（驅動門）輸出阻抗之和等于傳輸線的特性阻抗.串聯聯端接線存在著只能在終端使用集總負載和傳輸延遲時間較長的缺點.但是，這可以通過使用多余串聯端接傳輸線的方法加以克服。

4．非端接傳輸線

如果線延遲時間比信號上升時間短得多，可以在不用串聯端接或并聯端接的情況下使用傳輸線，如果一根非端接線的雙程延遲（信號在傳輸線上往返一次的時間）比脈沖信號的上升時間短，那么由于非端接所引起的反沖大約是邏輯擺幅的15％。最大開路線長度近似為：

Lmax＜tr/2tpd

式中：tr為上升時間

tpd為單位線長的傳輸延遲時間

5．幾種端接方式的比較

并聯端接線和串聯端接線都各有優點，究竟用哪一種，還是兩種都用，這要看設計者的愛好和系統的要求而定。 并聯端接線的主要優點是系統速度快和信號在線上傳輸完整無失真。長線上的負載既不會影響驅動長線的驅動門的傳輸延遲時間，又不會影響它的信號邊沿速度，但將使信號沿該長線的傳輸延遲時間增大。在驅動大扇出時，負載可經分支短線沿線分布，而不象串聯端接中那樣必須把負載集總在線的終端。

串聯端接方法使電路有驅動幾條平行負載線的能力，串聯端接線由于容性負載所引起的延遲時間增量約比相應并聯端接線的大一倍，而短線則因容性負載使邊沿速度放慢和驅動門延遲時間增大，但是，串聯端接線的串擾比并聯端接線的要小，其主要原因是沿串聯端接線傳送的信號幅度僅僅是二分之一的邏輯擺幅，因而也只有并聯端接的開關電流的一半，信號能量小串擾也就小。

做PCB時是選用雙面板還是多層板，要看最高工作頻率和電路系統的復雜程度以及對組裝密度的要求來決定。在時鐘頻率超過200MHZ時最好選用多層板。如果工作頻率超過350MHz，最好選用以聚四氟乙烯作為介質層的印制電路板，因為它的高頻衰耗要小些，寄生電容要小些，傳輸速度要快些，還由于Z0較大而省功耗，對印制電路板的走線有如下原則要求：

（1）所有平行信號線之間要盡量留有較大的間隔，以減少串擾。如果有兩條相距較近的信號線，最好在兩線之間走一條接地線，這樣可以起到屏蔽作用。

（2） 設計信號傳輸線時要避免急拐彎，以防傳輸線特性阻抗的突變而產生反射，要盡量設計成具有一定尺寸的均勻的圓弧線。

（3）印制線的寬度可根據上述微帶線和帶狀線的特性公式計算，印制電路板上的微帶線的特性阻抗一般在50～120Ω之間。要想得到大的特性阻抗，線寬必須做得很窄。但很細的線條又不容易制作。

綜合各種因素考慮，一般選擇68Ω左右的阻抗值比較合適，因為選擇68Ω的特性阻抗，可以在延遲時間和功耗之間達到最佳平衡。一條50Ω的傳輸線將消耗更多的功率；較大的阻抗固然可以使消耗功率減少，但會使傳輸延遲時間憎大。由于負線電容會造成傳輸延遲時間的增大和特性阻抗的降低。但特性阻抗很低的線段單位長度的本征電容比較大，所以傳輸延遲時間及特性阻抗受負載電容的影響較小。

具有適當端接的傳輸線的一個重要特征是，分枝短線對線延遲時間應沒有什么影響。當Z0為50Ω時。分枝短線的長度必須限制在2．5cm以內．以免出現很大的振鈴。

（4）對于雙面線路板（或六層板中走四層線）．電路板兩面的線要互相垂直，以防止互相感應產主串擾。

（5）印制板上若裝有大電流器件，如、、喇叭等，它們的地線最好要分開單獨走，以減少地線上的噪聲，這些大電流器件的地線應連到插件板和背板上的一個獨立的地總線上去，而且這些獨立的地線還應該與整個系統的接地點相連接。

（6）如果板上有小信號放大器，則放大前的弱信號線要遠離強信號線，而且走線要盡可能地短，如有可能還要用地線對其進行屏蔽。

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